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發信人: Ecourse12345 (Ecourse12345), 信區: Events
標  題: 真題秀第二季:筆試面試題第二期(數字方向)
發信站: 水木社區 (Wed Aug 29 13:48:36 2018), 站內
  
2017年芯司機推出了真題秀專欄,百道真題助力校招。
  
2018年真題秀第二季將以全新的方式展現,方便大家的學習。
  
1,        描述數字芯片設計流程
以MCU為例
階段: 系統級設計  
做啥:芯片定義(芯片規格書的制定)、IP選型 、工藝選擇,封裝形式的初步定義、軟硬件的初步劃分等  
  
階段: 前端設計
做啥:代碼設計(模塊級設計,芯片集成(總線,IP,PAD))、驗證(模塊級驗證關注覆蓋率,系統級驗證關注集成正確性,FPGA驗證關注兼容性)、前端實現(RTL2Netlist,DFT實現)
  
階段:后端設計
做啥:Netlist2GDS(FloorPlan,CTS,APR)、Physical verification(DRC,LVS,DFM等)、Timing signoff(STA+post   sim)、Power signoff、生成GDS----提供給Foundry(別忘了Jobreview)
  
2,        低功耗設計方法和思路
  
     系統設計層面
合理規劃芯片的工作模式(如normal,stop,sleep,deepsleep),通過功耗管理模塊控制芯片各模塊的時鐘和復位,起到控制功耗的目的 ;
     Clock gating
有效降低動態功耗的方法,通過DC綜合的方式實現,引入Clock gating cell,DFF只有再en有效時才有時鐘,從而大大降低動態功耗。如下圖所示,通過插入CG cell可以大大降低動態功耗,因為有時候EN有效的時間并不多。
  
     Multi VDD & Power Gating
將芯片分成幾個區域,不同速度的模塊工作在不同的電壓模式下,從而降低功耗。
  
當A、B、C在某種模式下,不需要同時工作時,可以關閉末各模塊的電源,大大降低功耗
Multi-Vt
通常代工廠會提供不同Vt的cell(速度跟功耗不一樣),設計時通過合理選擇器件來有效的降低靜態功耗。(HVT、RVT、LVT、ULVT)
  
3,        靜態時序分析vs動態時序仿真
  
     靜態時序分析(STA)
根據電路網表的拓撲結構,檢查電路設計中所有路徑的時序,其本質是判斷寄存器的時序(setup/hold)是否滿足
特點:快但不關心功能正確性,對異步時序不能處理
動態時序仿真(post sim)
利用PR之后的網表+RC反標文件+仿真激勵,對電路的時序和功能進行驗證
特點:功能+時序同時驗證,但是仿真速度很慢,而且不一定能仿真到關鍵路徑(時序最惡劣的路徑)
項目實施:通常是STA+Postsim的方式,STA最為時序Signoff的Golden 方式,Postsim作為補充。
  
4,        Setup & Hold
如何理解Setup time & hold time
  
Setup time:建立時間,數據在時鐘到來之前需要保持穩定的時間;
Hold time:保持時間,時鐘到來之后數據需要保持穩定的時間。
DFF為什么有Setup time & hold time
  
上圖為DFF結構圖
當CK為低時T1/T4導通,Q保持數據;Setup時間是指數據D傳遞到D’的時間
CK為高時,T2/T3導通,D’保持數據,保持時間是為了防止數據在切換時被D影響
  
5,        哪些因素會影響標準單元的延遲
PVT(工藝、電壓、溫度)
不同的工藝條件(FF,TT,SS等),不同的工作電壓,不同的工作溫度會導致標準單元的速度和延遲不一樣。靜態時序分析需要考慮到PVT(參照代工廠提供的signoff conner)
輸入信號的transition、輸出的負載
    想提高速度需要盡可能減小輸入transition和輸出負載
Vt
       使用Multi-Vt的策略來平衡芯片的速度和漏電
  
6,        芯片測試流程中的WAT/CP/FT分別指什么?
測試
階段
目的
WAT
Wafer生產階段
Wafer acceptance test,由FAB完成,通過對測試圖形的測試,來監控各步工藝是否正常,對得到PCM(Process control monitor) data
CP
Wafer測試
Chip probing,對Wafer進行測試,剔除有加工故障的die。(ATPG,Mbist, analog   selftest,DC 參數等)
FT
成品測試(封裝之后)
終測,主要是對封裝之后的產品進行測試,剔除封裝不合格產品
  
7,        SoC芯片驗證包括哪些內容?
階段
目的
模塊級驗證
基于覆蓋率的驗證,對Code進行全面評價
系統級驗證
關注集成的正確性如memory map,關注芯片啟動模式,關注功能模式和測試模式
FPGA驗證
加速軟硬件協同驗證(軟件可以基于FPGA原型提前介入)  
兼容性驗證(如各種外設)
  
階段
目的
前仿真
關注功能的正確性(覆蓋率,對代碼的整體評價)
后仿真
作為STA的輔助,關注功能和時序的正確性,從仿真腳本的設置方面與前仿真最大的區別是不能關閉Timing check
  
8,        同步復位、異步復位/異步復位、同步釋放
異步復位、同步復位
異步復位是指與時鐘無關的復位,同步則與時鐘相關;通常在設計中盡量使用異步復位,這樣芯片上電后寄存器的狀態是固定的。
  
異步復位同步釋放
  
一種安全的芯片復位電路設計方式,可以有效避免異步復位信號跟時鐘信號由于時序關系不確定而出現的無法有效復位的問題(recovery / removal) 。
  
9,        信號跨時鐘域傳輸的方法
快時鐘采樣慢時鐘信號
兩級寄存(消除亞穩態)
兩/三級寄存,后兩級取反相與,產生edge檢測信號 (異或可產生雙沿檢測電路)
慢時鐘采樣快時鐘信號
握手機制:
快時鐘產生有效信號后一直保持,直到采樣到慢時鐘域的ack信號再撤銷保持的信號
異步FIFO進行大數據量的傳輸
  
10,     談談對芯片signoff的理解
數據準備
嚴格意義上講Signoff應該交給專門的Team來完成;數據準備的過程也是review/double check的過程,需要準備的database:
SDC(需要經過review);netlist(Final);GDS data(Final)
Signoff corner(From foundry);Power constraint……
Timing signoff
RC參數提取(考慮到Cworst、Cbest、RCworst、RCbest等)
靜態時序分析(MMMC flow),考慮SI/OCV(SDC必須經過review)
后仿真(作為STA的補充)
Power signoff
IR Drop分析(靜態/動態)
EM分析
Physical signoff
DRC(確保無設計規則違反)
LVS(確保版圖和電路的一致性)
ERC(確保無電氣規則違反)
DFM(ATA、Dummy等,保證生產良率)
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※ 來源:·水木社區 http://www.pkrqau.icu·[FROM: 222.65.49.*]

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